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HCMOS晶體振蕩器面臨的挑戰
當使用具有 HCMOS 兼容輸出信號的石英晶體振蕩器時，可能會出現阻抗失配。當低源阻抗輸出用于驅動具有較高阻抗的 PCB 走線時，就會發生這種情況。這可能會導致 clock 信號中出現 noise。因此，建議對 HCMOS 電路匹配振蕩器輸出和傳輸線之間的阻抗。
本文檔描述了 HCMOS 晶體振蕩器面臨的挑戰，并展示了確保 clock 信號無干擾的可能配置方法。
頻率范圍低于 150 MHz 的大多數振蕩器都提供單端 HCMOS 或 LVCMOS 兼容輸出，具有軌到軌輸出擺幅。首字母縮略詞 CMOS 來自 Complementary Metal Oxide Semiconductor，這意味著振蕩器的輸出緩沖器由互補的 p 溝道和 n 溝道 MOS 晶體管構建。
理想情況下，振蕩器的 output buffer 可以看作是一個可以在 rail-to-rail 之間擺動的輸出級。然而，由 MOS 晶體管構建的實際輸出級會出現一些損耗，這些損耗由具有低阻抗的源電阻 RI 表示。
1. 問題
每當使用具有較低源阻抗的 HCMOS 輸出緩沖器來驅動 PCB 時鐘走線上具有較高阻抗的負載時，就會發生阻抗不匹配。根據應用和 PCB 布局，這種阻抗不匹配會導致負載發生電壓反射，這可能會在 clock waveform 中產生階躍或毛刺、振鈴以及過沖和下沖。這種降級的波形會降低接收器端的時鐘信號質量，導致數據出現錯誤時鐘并產生不需要的觸發，從而導致系統性能不佳。有源晶振可HCMOS/TTL兼容、ACMOS兼容、ECL和正弦波輸出，每種輸出類型都有它的獨特波形特性和用途。
2. 終止原因
SPXO石英晶振較長的 clock traces 不能再簡化為 lumped trace。實際上，必須將 PCB 上較長的 clock trace 視為傳輸線，這意味著 clock signal edges 以快速傳播速度沿著 PCB 走線傳播。
如果 PCB 走線的長度超過一定限制，則需要匹配傳輸線阻抗。根據信號標準，阻抗匹配在接收器側、的輸出通常會在 PCB 上饋送一條走線，只有當它足夠短時，才能將其視為簡單的連接。然而，PCB 上發射器側甚至兩側進行。通常，終端電阻器用于阻抗匹配。最好在傳輸線的兩端進行阻抗匹配，以避免兩端的反射。但是，在 HCMOS 電路中，不允許在接收器側進行端接。
3. HCMOS 端接
通常，接收器的 HCMOS 兼容輸入顯示高輸入電阻與小引腳輸入電容并聯。接收器側不接受終端電阻，因為 HCMOS 接收器輸入需要軌到軌擺幅才能正確檢測“H”和“L”電平。在傳輸線的接收器端添加一個 termination resistor 會減小 clock 信號擺幅，并且接收器的 input 信號可能不再滿足所需的閾值電平。然而，接收器側傳輸線的準開路端將導致信號反射，這些反射會傳回發射器，即振蕩器的緩沖器輸出級。這就是為什么建議在發射器側（即振蕩器的輸出）進行阻抗匹配，以避免已經在接收器側反射的脈沖進一步反射。通過這種端接方法，波形不會退化，并且將滿足 HCMOS 接收器所需的標準波形。CMOS (HCMOS和LVCMOS)是適合低頻時鐘晶振 (通常低于250MHz)的方波數字輸出，可實現在時鐘輸出和芯片輸入之間直接連接。 在大多數情況下，可以使用低值串聯電阻器來有效減少信號反饋并保持可靠的信號完整性。
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